Etude des Performances d’une Structure MOS Nanométrique : Application au DGFET

Abstract

L’évolution des transistors MOSFET qui suit les prédictions de la Loi de Moore depuis plus de 30 ans a permis la réduction des dimensions jusqu’à des dispositifs de longueur de grille de 65 nm. Pour de telles dimensions, les dispositifs conventionnels sur substrat massif souffrent de dégradations notamment en termes de vitesse de commutation des circuits et de consommation en puissance. Jusqu’au noeud 45 nm, l’intégration de transistors sur substrats SOI complètement déplétés permet de réduire les courants de fuite. Néanmoins, pour les générations suivantes (sub-32 nm), les transistors sur substrat SOI complètement déplété ne permettent plus d’atteindre les niveaux de courants escomptés. La solution consiste à réaliser des transistors multi-grille qui conservent l’aspect complètement déplété du FDSOI MOSFET tout en multipliant les canaux de conduction sur une surface de silicium identique ou moindre. Parmi les nombreux dispositifs proposés nous nous sommes intéressés dans ce travail à l’étude des performances d’une structure MOS nanométrique plus particulièrement le transistor MOS double-grille en mode de fonctionnement symétrique ; on a étudié les caractéristiques physiques et électriques après conceptions d’une structure DGFET afin de déterminer les paramètres physiques et les caractéristiques électrique d’une telle structure utilisés dans les dispositifs nanométriques. Ce modèle est valide par des comparaisons avec des caractéristiques ID-VGS, ID-VDS, obtenues avec le simulateur TCAD de Silvaco.