Vers une approche combinant SysML et Model Checking pour la vérification formelle des propriétés dynamiques

Abstract

SysML est un langage de modélisation des systèmes rapidement émergeant comme une norme de facto utilisée pour les spécifications logicielles, les diagrammes de séquence SysML fournissent une technique graphique pour modéliser et décrire les comportements logiciels. Cependant, les diagrammes de séquence ne permettent pas d'analyser et de vérifier automatiquement les comportements logiciels dû au manque de sémantique rigoureuse. Pour assurer la fiabilité des systèmes logiciels, une description du comportement et une approche de vérification formelle sont proposées dans ce projet, en utilisant le diagramme de séquence SysML et un modèle d'automate. Premièrement, une relation complète est établie entre le diagramme de séquence et le réseau d'automates temporisés à partir de certaines règles de transformation. Ensuite, suivant la base des règles prédéfinies, la transformation du modèle sera établie. La vérification formelle peut être ensuite effectué pour vérifier les propriétés du domaine basées sur le langage TCTL comme étant une logique expressive non ambiguë avec un vérificateur de modèles automatisés (UPPAAL). Notre proposition comble le fossé entre la modélisation semi-formelle et la modélisation formelle logiciel, afin d’avancer l’étape de vérification le plus tôt possible dans le cycle de développement des systèmes hétérogène. Notre approche a été illustrée avec une étude de cas d’ATM